Analog Layout Engineer/Manager

Location: Japan - Kanagawa
Job Type: Permanent
Salary: 8000000 - 15000000 JPY
Job Function: IC Design & Verification
Reference: JO-200814-224230
Industry: Manufacturing/Engineering/Industrial
Sub-Industry: Semiconductors/Embedded Systems

Company Overview

<TSMC Design Technology Japan, Inc.>
 横浜、みなとみらいに新設された、TSMCデザインセンター(JDC)は、TSMC本社/R&Dセンターに所属し、
 最先端技術開発に参画しています。
 大手ファブレス、IDMを顧客として、7nm/5nm以降の最先端設計ソリューションを開発、提供することがミッションです。

<あなたに提供できる機会>
 ワールドクラスのデザインチームと協力し、世界トップクラスのデザインサービスエコシステムの中で、
 5nmプロセス、3nmプロセス、更なる先端ノードを含む世界最先端の半導体技術開発に参画することにより、
 技術やリーダーシップのスキルに磨きをかけることができます。

 ワールドワイドに広がる主要顧客をサポートする機会もあり、日々の生活に変革をもたらす最先端製品を
 世の中に送り出す貢献ができます。

 Pre-Siliconのデザインフローのあらゆる面での開発、最適化に携わり、半導体のイノベーションを実現します。
 - 顧客企業の要望に基づくAPR化サポート
 - Design-process co-optimization、内部テストチップの開発
 - Foundation IP開発として、SRAMマクロ、コンパイラの開発
 - プロセスのAPRを可能にするデザインフロー開発
 - 合成、フロアプラン、APR、タイミング/パワー・サインオフ&物理検証

<TSMCは、1987年の設立以来、専業ファンドリービジネスの先駆者であり続けるグローバルリーディングカンパニー> 
 世界中のお客様とパートナーに向け、業界をリードするプロセステクノロジーと、
 製品設計を可能にするエコシステムを提供し、世界の半導体産業に革新をもたらしています。
 7nmプロセスの量産化とEUVリソグラフィー技術の商用化において、最初に成功しました。

Job Description

先端テクノロジーに向けたメモリIP、アナログIP、スタンダードセルのレイアウト設計を担当頂きます。
ご経験とスキルに応じて、テクニカルマネージャーとしてのポジションもご用意できます。

- RDR設計ルールの最適化
- スタンダードセル、IOライブラリメモリ、アナログIPの開発
- メモリIP、コンパイラ、テスト環境の開発
- 省面積、性能を両立させるデザインルール提供
- チップ面積へのRDR影響削減

Requirements

【必須(MUST)】
- マニュアル/アナログレイアウト設計経験(Cadence/Virtuosoの使用経験)
- スタンダードセル、SRAM、IOに関する専門知識

【歓迎(WANT)】
- 顧客と技術的な議論ができるレベルの英語力があると尚良い
- 16nm以細、FinFETデバイスのレイアウト経験がある方は大歓迎

【望ましい人物像】
- 優れた顧客志向の姿勢
- 学習意欲、進んで問題解決できる姿勢
- コミュニケーションスキルを備えて、チームプレイができる方
- 責任感の強い方

Additional Job Information

※Onlineで会社説明会を実施しています。応募前に会社理解を深められる機会です。
 参加希望の方は、どうぞお知らせください。