Standard Cell Design Engineer/Manager

Location: Japan - Kanagawa
Job Type: 正社員
Salary: 8000000 - 15000000 JPY
Job Function: IC Design & Verification
Reference: JO-200814-224229
Industry: Manufacturing/Engineering/Industrial
Sub-Industry: Semiconductors/Embedded Systems

Company Overview

<TSMC Design Technology Japan, Inc.>
 横浜、みなとみらいに新設された、TSMCデザインセンター(JDC)は、TSMC本社/R&Dセンターに所属し、
 最先端技術開発に参画しています。
 大手ファブレス、IDMを顧客として、7nm/5nm以降の最先端設計ソリューションを開発、提供することがミッションです。

<あなたに提供できる機会>
 ワールドクラスのデザインチームと協力し、世界トップクラスのデザインサービスエコシステムの中で、
 5nmプロセス、3nmプロセス、更なる先端ノードを含む世界最先端の半導体技術開発に参画することにより、
 技術やリーダーシップのスキルに磨きをかけることができます。

 ワールドワイドに広がる主要顧客をサポートする機会もあり、日々の生活に変革をもたらす最先端製品を
 世の中に送り出す貢献ができます。

 Pre-Siliconのデザインフローのあらゆる面での開発、最適化に携わり、半導体のイノベーションを実現します。
 - 顧客企業の要望に基づくAPR化サポート
 - Design-process co-optimization、内部テストチップの開発
 - Foundation IP開発として、SRAMマクロ、コンパイラの開発
 - プロセスのAPRを可能にするデザインフロー開発
 - 合成、フロアプラン、APR、タイミング/パワー・サインオフ&物理検証

<TSMCは、1987年の設立以来、専業ファンドリービジネスの先駆者であり続けるグローバルリーディングカンパニー> 
 世界中のお客様とパートナーに向け、業界をリードするプロセステクノロジーと、
 製品設計を可能にするエコシステムを提供し、世界の半導体産業に革新をもたらしています。
 7nmプロセスの量産化とEUVリソグラフィー技術の商用化において、最初に成功しました。

Job Description

高速、低消費電力、低電圧を実現するスタンダードセル、レイアウト設計、最適化、
タイミング検証を担当いただきます。
ご経験とスキルに応じて、テクニカルマネージャーとしてのポジションもご用意できます。

- スタンダードセルの要件定義、回路設計、レイアウト設計、検証
- Hspice、Spectreなどのツールを使用した最先端CMOS回路設計
- 回路最適化、当社テクノロジーに最適なPPA実現
- IoTアプリケーションに向けた超低電力サブスレッショルド回路設計
- レイアウトエンジニアとの協働、速度 / 消費電力 / EMIRを満たしたアーキテクチャ最適化

※直接やり取りするのは、顧客のメソドロジチームとなります。
※各社が独自に設計していたスタンダードセルをFoundryに委託する流れが加速しており、
 当社5nm,3nmプロセスを使用した開発には、顧客からも大きな期待が寄せられています。

Requirements

【必須(MUST)】
- スタンダードセル設計、あるいは、同様の回路設計経験
(※スタンダードセル経験がなくとも、IO、メモリマクロ経験があれば採用検討可です)
- CMOSトランジスタ、回路特性に関する理解
- Virtuoso、Hspice、Spectreなどのツールの実務経験

【歓迎(WANT)】
※以下のようなご経験、スキルをお持ちの方は特に歓迎です。
- 各種テクノロジーノードのデバイス動作に基づいた回路最適化
- Perl、Pythonの使用経験
- 顧客と技術的な議論ができるレベルの英語力

【望ましい人物像】
- 優れた顧客志向の姿勢
- 学習意欲、進んで問題解決できる姿勢
- コミュニケーションスキルを備えて、チームプレイができる方
- 責任感の強い方

Additional Job Information

※Onlineで会社説明会を実施しています。応募前に会社理解を深められる機会です。
 参加希望の方は、どうぞお知らせください。