会社概要
＜TSMC Design Technology Japan, Inc.＞
横浜、みなとみらいに新設された、TSMCデザインセンター（JDC）は、TSMC本社/R&Dセンターに所属し、
最先端技術開発に参画しています。
大手ファブレス、IDMを顧客として、7nm/5nm以降の最先端設計ソリューションを開発、提供することがミッションです。
＜あなたに提供できる機会＞
ワールドクラスのデザインチームと協力し、世界トップクラスのデザインサービスエコシステムの中で、
5nmプロセス、3nmプロセス、更なる先端ノードを含む世界最先端の半導体技術開発に参画することにより、
技術やリーダーシップのスキルに磨きをかけることができます。
ワールドワイドに広がる主要顧客をサポートする機会もあり、日々の生活に変革をもたらす最先端製品を
世の中に送り出す貢献ができます。
Pre－Siliconのデザインフローのあらゆる面での開発、最適化に携わり、半導体のイノベーションを実現します。
－ 顧客企業の要望に基づくAPR化サポート
－ Design－process co－optimization、内部テストチップの開発
－ Foundation IP開発として、SRAMマクロ、コンパイラの開発
－ プロセスのAPRを可能にするデザインフロー開発
－ 合成、フロアプラン、APR、タイミング/パワー・サインオフ＆物理検証
＜TSMCは、1987年の設立以来、専業ファンドリービジネスの先駆者であり続けるグローバルリーディングカンパニー＞
世界中のお客様とパートナーに向け、業界をリードするプロセステクノロジーと、
製品設計を可能にするエコシステムを提供し、世界の半導体産業に革新をもたらしています。
7nmプロセスの量産化とEUVリソグラフィー技術の商用化において、最初に成功しました。
仕事内容
先端テクノロジーで用いるSRAMコンパイラー、カスタムメモリ、新規メモリの IP 開発を担当頂きます。
ご経験とスキルに応じて、テクニカルマネージャーとしてのポジションもご用意できます。
－ SRAMアーキテクチャ設計
－ 読み出し / 書き込み回路設計
－ センシング / アナログ / 高電圧 / DFTなどブロック設計
－ チップレベル設計検証
－ 組込み不揮発性メモリコンパイラ設計
－ 特性評価、信頼性認定支援
※回路設計のほか、SPICEシミュレーション、フロントエンドモデリングも担当いただきます。
※EmergingMemory,ComputingMemoryも将来的に手掛ける予定ですが、現在はSRAMが主です。
※当社では多種のインハウスメモリコンパイラがあります。
（標準コンパイラ以外のカスタムライブラリ、カスタムマクロ開発もあります）
※直接やり取りするのは、顧客のメソドロジチームとなります。
【募集背景】
SRAM性能はSoCやCPUだけではなく、システムの高速処理、消費電力に直結します。
そのため、データセンターや5Gをはじめとした新たなマーケットから高い期待が寄せられています。
一方、最先端デバイスは配線抵抗が高く、トランジスタの離散最適設計が求められ、
設計難易度が増しているため、能力のある方を社外から広く求めています。
当面はSRAMですが、eDRAMや新メモリ開発も構想しています。
応募資格
【必須（MUST）】
－ SRAM設計経験
－ ビットセル特性（Vmin、ビットセルパフォーマンス、書き込みマージン）、センスアンプ設計、
マージンサインオフへの理解
【歓迎（WANT）】
－ 高速、低Vmin設計に関する知識があると尚良い
－ FinFET16nm以細のプロセス使用経験があると尚良い
－ 顧客と技術的な議論ができるレベルの英語力があると尚良い
（※台湾の他、米国、カナダの拠点とも連携して開発を進めています。
英語力に自信がない方でも、学習意欲があればOKです）
【望ましい人物像】
－ 優れた顧客志向の姿勢
－ 学習意欲、進んで問題解決できる姿勢
－ コミュニケーションスキルを備えて、チームプレイができる方
－ 責任感の強い方