Company Overview
<TSMC Design Technology Japan, Inc.>
横浜、みなとみらいに新設された、TSMCデザインセンター(JDC)は、TSMC本社/R&Dセンターに所属し、
最先端技術開発に参画しています。
大手ファブレス、IDMを顧客として、7nm/5nm以降の最先端設計ソリューションを開発、提供することがミッションです。
<あなたに提供できる機会>
ワールドクラスのデザインチームと協力し、世界トップクラスのデザインサービスエコシステムの中で、
5nmプロセス、3nmプロセス、更なる先端ノードを含む世界最先端の半導体技術開発に参画することにより、
技術やリーダーシップのスキルに磨きをかけることができます。
ワールドワイドに広がる主要顧客をサポートする機会もあり、日々の生活に変革をもたらす最先端製品を
世の中に送り出す貢献ができます。
Pre-Siliconのデザインフローのあらゆる面での開発、最適化に携わり、半導体のイノベーションを実現します。
- 顧客企業の要望に基づくAPR化サポート
- Design-process co-optimization、内部テストチップの開発
- Foundation IP開発として、SRAMマクロ、コンパイラの開発
- プロセスのAPRを可能にするデザインフロー開発
- 合成、フロアプラン、APR、タイミング/パワー・サインオフ&物理検証
<TSMCは、1987年の設立以来、専業ファンドリービジネスの先駆者であり続けるグローバルリーディングカンパニー>
世界中のお客様とパートナーに向け、業界をリードするプロセステクノロジーと、
製品設計を可能にするエコシステムを提供し、世界の半導体産業に革新をもたらしています。
7nmプロセスの量産化とEUVリソグラフィー技術の商用化において、最初に成功しました。
Job Description
先端テクノロジーに向けた自動配置配線
Implementation、Netlist(RTL)-GDS 設計フローのうち、ご経験に応じてご担当頂きます。
ご経験とスキルに応じて、テクニカルマネージャーとしてのポジションもご用意できます。
- チップ/ブロックレベルのフロアプラン作成
- クロックツリー合成
- 配置配線
- RC抽出、STA、タイミング設計
- IR / EM分析、修正
- DRC / LVS / ERC分析、修正
- テープアウトサインオフ
- 自動配線フロー開発
※特定顧客の開発プロジェクトで複数のブロックレイアウトを担当いただきます。
(ASIC<ブロックレベル、Netlist→ブロックタイミング収束まで)
※パフォーマンス向上に向け、1回/週程度でネットリスト更新、変更案の協議を重ねて
トライアル、テープアウトまで進めます。
※直接やり取りするのは、顧客のメソドロジチームとなります。
Requirements
【必須(MUST)】
- レイアウト設計、あるいは、設計フロー構築の実務経験3年以上
- スクリプト言語(シェル、Python、TCL)、または、C / C ++の使用経験
- 自動配線ツール(Cadence/Innovus、Synopsys/IC Compiler IIなど)の使用経験
【歓迎(WANT)】
- 28nm以細のプロセスノードでの設計経験
(※ FinFET16nm以細のプロセス経験があれば、実務経験1年程度でも採用検討可です)
- 技術的な議論ができるレベルの英語力
(※Web会議ベースで他拠点と連携、コミュニケーションを取る機会が頻繁にあります)
【望ましい人物像】
- 優れた顧客志向の姿勢
- 学習意欲、進んで問題解決できる姿勢
- コミュニケーションスキルを備えて、チームプレイができる方
- 責任感の強い方
* We will present the details of the job descriptions in the first meeting with our Consultants.